與 LPDDR4/4X DRAM 相比，LPDDR5 DRAM 支持高達(dá) 6400 Mbps 的數(shù)據(jù)速率和在更低的工作電壓（VDD 的 1.05/0.9V 和 I/O 的 0.5/0.35V）下支持更大的設(shè)備尺寸（每個(gè)通道 2Gb 至 32Gb）。表 1 顯示了 LPDDR5 和 LPDDR4 DRAM 之間的比較：

表格 1：LPDDR5 對(duì)比 LPDDR4/4X DRAM

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LPDDR5 DRAM 可通過(guò) DVS 支持兩種內(nèi)核和 I/O 電壓：在較高頻率下運(yùn)行電壓分別為 1.05V 和 0.5V，在較低頻率下運(yùn)行電壓分別為 0.9V 和 0.3V。因此，LPDDR5 DRAM 支持內(nèi)核和 I/O 電壓的 DVS。

LPDDR5 的其他關(guān)鍵功能包括用于命令/地址 (C/A) 時(shí)鐘 (CK) 的新型可擴(kuò)展時(shí)鐘架構(gòu)，以簡(jiǎn)化 SoC 時(shí)序收斂；靈活的 DRAM 存儲(chǔ)庫(kù)架構(gòu)模式，可根據(jù)流量模式實(shí)現(xiàn)最佳性能；決策反饋均衡器 (DFE) 以增加 DRAM 上的寫入數(shù)據(jù)的余量，寫入 X 功能可以節(jié)省功耗，以及鏈接 ECC 以增強(qiáng)存儲(chǔ)器通道 RAS。以下部分將詳細(xì)說(shuō)明每個(gè)功能。

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用于簡(jiǎn)化時(shí)序收斂的新型可擴(kuò)展時(shí)鐘架構(gòu)

C/A CK 通常以與所有先前 LPDDR 標(biāo)準(zhǔn)（LPDDR4/4X 及更早的標(biāo)準(zhǔn)）中的數(shù)據(jù)選通 (DQS) 相同的頻率運(yùn)行。這種時(shí)鐘方案給 DRAM C/A 通道和 SoC 時(shí)序收斂都帶來(lái)了巨大壓力，因?yàn)?CK 是存儲(chǔ)器通道上 C/A 通道的參考，并且 SoC 中的存儲(chǔ)控制器通常以 CK 頻率的一半，采用 DFI 1：2 比率模式在 DDR PHY 接口上運(yùn)行。例如，LPDDR4/4X 的速度為 4267 Mbps，CK 和 DQS 的運(yùn)行頻率為 2133 MHz，而 C/A 的數(shù)據(jù)速率為 2133 Mbps，控制器時(shí)鐘的運(yùn)行頻率為 1066 MHz。

這樣的時(shí)鐘方案無(wú)法以 LPDDR5 速度擴(kuò)展。因此，LPDDR5 采用了新的時(shí)鐘方案，其中 CK 以高于 3200 Mbps 的速度，按照數(shù)據(jù)選通頻率的四分之一運(yùn)行，而以低于 3200 Mbps 的速度，按照數(shù)據(jù)選通頻率的一半運(yùn)行。因此，即使在 6400 Mbps 的速率下，該時(shí)鐘方案也要求 CK 僅以 800 MHz 的頻率運(yùn)行。這樣可以降低 C/A 的運(yùn)行速度（以 1600 Mbps 的速度運(yùn)行，因?yàn)?C/A 可以在 LPDDR5 的 CK 速率的上升端和下降端（例如 DDR 類型）上都進(jìn)行轉(zhuǎn)換），從而大大提高了 C/A 通道的余量。同樣，CK 減速使 SoC 不僅可以更有效地收斂時(shí)序，而且還可以提供更高的性能，因?yàn)榭刂破鳜F(xiàn)在可以在 800 MHz 的 DFI 1：1 比率下工作。此外，LPDDR5 不支持傳統(tǒng)的雙向數(shù)據(jù)選通架構(gòu)，而是引入了兩個(gè)單向數(shù)據(jù)選通：用于寫入操作的寫入時(shí)鐘 (WCK) 和用于讀取操作的可選讀取時(shí)鐘 (RDQS)。系統(tǒng)可以選擇無(wú)選通或單端選通來(lái)以較低的速度進(jìn)行讀取，同時(shí)節(jié)省功耗，當(dāng)要想達(dá)到高速時(shí)，就需要采用差分選通 (RDQS/RDQS#)。

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保證通道穩(wěn)定性的單抽頭 DFE

判決反饋均衡器 (DFE) 減少了對(duì)接收數(shù)據(jù)的符號(hào)間干擾 (ISI)，從而提高了接收數(shù)據(jù)的余量。先前檢測(cè)到的符號(hào)出現(xiàn)在正在檢測(cè)的當(dāng)前符號(hào)上，就會(huì)引發(fā) ISI。LPDDR5 DRAM 將具有單抽頭 DFE，以提高寫入數(shù)據(jù)的余量，從而增強(qiáng)存儲(chǔ)通道的穩(wěn)定性。

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Write X 降低功耗

Write X 是一種省電功能，允許系統(tǒng)將特定的位模式（例如全零模式）轉(zhuǎn)變成連續(xù)的存儲(chǔ)器位置，而無(wú)需切換通道上的 DQ 位。

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用于防止通道噪聲引起的錯(cuò)誤的 Link ECC

Link ECC 可以恢復(fù)通道中發(fā)生的單比特傳輸錯(cuò)誤。該數(shù)據(jù)與 ECC 一起由控制器發(fā)送到 LPDDR5 DRAM，并且在接收到數(shù)據(jù)/ECC 后，DRAM 會(huì)生成 ECC 并檢查接收到的 ECC 是否相同。在將數(shù)據(jù)寫入存儲(chǔ)器陣列之前，任何單比特錯(cuò)誤都將得到糾正。因此，Link ECC 是適合高速的強(qiáng)大 RAS 功能，可防止通道噪聲引起的錯(cuò)誤。

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突發(fā)長(zhǎng)度為 16 或 32 拍的靈活存儲(chǔ)庫(kù)架構(gòu)

LPDDR5 DRAM 通過(guò)支持三種模式（Bank-Group 模式（4 個(gè) Bank，4 Bank-Group），8 Bank 和 16 Bank）而具有靈活的存儲(chǔ)庫(kù)架構(gòu)，供用戶根據(jù)其流量模式選擇。Bank-Group 模式適用于高于 3200 Mbps 的速度，并允許 16 和 32 拍的突發(fā)長(zhǎng)度。8 Bank 模式支持突發(fā)長(zhǎng)度為 32 拍的所有速度，而 16 Bank 模式則支持突發(fā)長(zhǎng)度為 16 或 32 拍的 3200 Mbps 以下的速度。

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用于進(jìn)一步節(jié)約功耗的 3 種 FSP

與支持 C/A 和 DQ 的 2 個(gè)頻率設(shè)定點(diǎn) (FSP) 的 LPDDR4/4X DRAM 不同，LPDDR5 DRAM 具有用于 C/A 和 DQ 的 3 個(gè) FSP。這使控制器能夠以最少的切換時(shí)間快速切換三個(gè)頻率，以實(shí)現(xiàn)最佳的功耗節(jié)約效果。如前所述，DFS 與 DVS 的結(jié)合使 LPDDR5 DRAM 成為對(duì)功耗敏感的應(yīng)用的理想選擇。

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轉(zhuǎn)自https://www.synopsys.com/zh-cn/designware-ip/technical-bulletin/key-features-about-lpddr5.html